相对于普通的ASIC和全定制产品来说,FPGA的设计方法拥有更好的灵活性,更易于实现等特点,但同时在相同的工艺尺寸条件下,FPGA的速度,功耗和芯片面积都会成为其致命伤,尤其是速度。本篇论文试图通过介绍一种新型的FPGA打包算法,在FPGA设计的打包阶段,通过缩减关键时序路径上的簇的长度,来达到提高FPGA性能的目的。本论文在开始时会对以往的FPGA打包算法进行一个简单概括,着重介绍了T-VPack算法。T-VPack是一种专门针对时序进行优化的打包算法,但是T-VPack的时序信息并不是实时更新的,而是每隔一段时间才更新一次。这种非实时时序更新造成了T-VPack无法在打包过程中得到非常准确的时序信息,会有误导作用。本论文正是基于这个出发点,开发一种能够实时更新时序信息的打包算法来弥补这个缺陷。本论文一共介绍了三种打包算法,其中的第三种打包算法是性能最好的。这种打包算法是通过复制逻辑输出来缩减关键路径长度。他相对于T-VPack打包算法来讲,可以与优化过程同步更新时序成绩,让优化过程更为精准。同时,在优化过程的每一步,都会对复制出的逻辑输入进行合理压缩,尽可能使成本最小化。最后,对这种复制逻辑输出的FPGA打包算法进行大量测试,FPGA的时序成绩得到了明显提升。关键时序路径上的簇的长度平均减少14%,最高情况下达到了38%。同时,因为复制逻辑而新增的block数目也基本都控制在了5%以内,达到了预计的设计目标。