集成电路设计与制造水平在不断提高,使得集成电路的规模越来越大,复杂程度越来越高。随着系统芯片SoC(System on Chip)的出现,单个芯片上实现复杂系统功能已成为可能。这些都对芯片测试提出了更高的要求。为了提高芯片内部逻辑的可控性和可观测性,提出了可测性设计的概念,即在设计阶段加入用于测试的电路,从而减少测试成本,缩短测试时间。可测性设计已经得到了广泛的应用。　　 本文对集成电路测试以及可测性设计的概念、方法等进行了详细的讨论。在此基础上,针对LEON芯片的具体结构,选择了相应的可测性设计方法,实现了该芯片的可测性设计,并达到了可测性设计要求。　　 本文采用了多种可测性设计方法实现LEON芯片的可测性设计:1、片上存储器的测试采用存储器内建自测试的方法完成。在本文中,对LEON芯片中的5个SRAM进行存储器建模,描述它们的读写时序。并选择March C+算法作为故障检测的算法基础。在完成了存储器故障检测的基础上,本文还设计了用于存储器内建自诊断和自修复的电路,通过该电路结构,可以诊断出存储器故障发生的具体位置,并用存储器中的冗余单元实现修复。2、本文对于LEON芯片中的数字逻辑部分采用了扫描结构进行测试。通过将芯片中原有触发器用可扫描触发器替换的方法,实现对芯片中组合逻辑的测试。考虑到IJEON芯片的结构是基于标准单元实现的,因此在本文中,给出了全扫描的设计方案,即将全部触发器连接成扫描链。3、为了实现芯片在板级上的测试,本文采用了边界扫描测试的方法实现系统级测试。通过TDI输入测试矢量,经过边界扫描链将测试矢量施加到每个单元中,最后通过TDO串行读出测试响应结果,从而判断芯片内部电路的工作状态。针对设计的具体需要,共设计了4条 TAP控制器指令。　　 可测性设计需要在功耗、面积、测试时间、测试成本等一系列问题中找到一个最优解决方案。因此,本文在设计的仿真结果中,分析上述问题,并通过一定的手段,如测试矢量压缩、旁路门控逻辑、旁路存储器等,优化设计结果。　　 本设计最终实现了LEON芯片的可测性设计,并在设计过程中总结了可测性设计的一般方法和流程。本课题的研究和进行,将使得制造后的芯片测试变得简单,降低测试成本,同时也为后续的实验室工作奠定一定的基础。