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本文介绍了亚微米条件下以太网控制器芯片的后端设计流程,全面分析和解决了逻辑综合、物理实现和验证方面的问题。不仅完成了以太网控制器芯片的后端设计工作,并且完成了SRAM IP的嵌入和ESD的设计。以太网控制器芯片数字部分综合工具采用Synopsys公司的Design Compiler,布局布线工具采用Synopsys公司的Astro,物理验证工具采用Cadence公司的Dracula。本文的主要工作如下。1.完成了SRAM IP的嵌入以及IP外围电路的设计。在以太网控制器芯片的ASIC设计中,作为第三方的SRAM IP的嵌入大大减少了整个项目设计所需要的时间,降低了设计风险。2.完成了以太网控制器芯片ESD的设计,介绍了静电放电的原因和危害,分析了静电放电的过程和模型,讨论了对静电放电的防护。重点对以太网控制器芯片ESD的设计做了详细的分析。3.完成了对以太网控制器芯片的数字部分设计代码的逻辑综合。对时序和面积进行了合理的优化约束,分析并解决了综合过程中出现的各种问题,得到了满足时序约束和面积约束的网表。综合后时间的冗余量为1.80ns,由此表明综合结果符合设计约束的要求。4.完成了对以太网控制器芯片的数字部分综合所得网表的布局布线。布局规划、布局、时钟树综合和布线借鉴了一些实用有效的方法,并在论文中给出了以太网控制器芯片的数字部分的最终版图。完成布线后的以太网控制器芯片的数字部分总面积为2998*1199μm 2,门数为31580门。5.对照第三方提供的模拟部分的电路图完成了以太网控制器芯片的模拟版图的设计。接着完成了以太网控制器芯片的物理验证工作,论述了以太网控制器芯片的LVS和DRC检查过程,分析了检查过程中遇到的问题及相应的解决方法,并给出了该芯片最终的检查结果。本课题所设计的版图文件已经用于生产流片。