随着超大规模、高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快。在高密度FPGA中,芯片上时钟的分布质量变得越来越重要。时钟延时和时钟偏斜已成为影响系统性能的重要因素。延迟锁相环作为FPGA时钟网络中的重要组成部分,可以降低时钟偏斜,为系统提供时钟同步锁相等一系列功能,满足FPGA的各种时序需要。为了有效消除FPGA芯片内的时钟延时,减小时钟偏斜,本文研究设计了基于FPGA的全数字延迟锁相环。在数字延迟锁相环的设计中,首先完成电路的整体构架设计,然后分析研究各基本模块的实现原理与方法。全数字的结构使其无条件稳定,不会累积相位误差。出于对降低功耗的考虑,电路中还引入LDO(低压差线性电压调整器)电路,不仅降低了DLL延时模块的功耗,还在一定程度上节约了逻辑资源。本论文所研究的全数字延时锁相环电路是某款基于0.22μmCMOS标准工艺下的30万门FPGA芯片的时钟管理部分。经仿真实践证明,该DLL正常工作下的允许时钟输入范围为50MHz到200MHz,在消除时钟传播延时,实现时钟同步的同时,还能提供倍频时钟、多种分频时钟和时钟移相。