随着微电子技术的发展,原本需要多个芯片配合实现的复杂系统可以集成到单一芯片上,系统级芯片(system on chip, SOC)由此而问世。SOC芯片满足了市场对小型化的要求,但同时其复杂的内部结构也对芯片测试工作提出了更高的要求。庞大的测试数据量和过长的测试时间导致测试成本迅速增加,从而使得测试成为SOC设计的一个瓶颈,因此寻求有效的方法降低测试成本成为业界研究的热点。　　目前已有的研究中许多测试优化研究都建立在IP核处在同一层次的假设上。但在实际中,大多SOC都是层次型的,因此层次型SOC的测试结构优化研究具有重要的现实意义。除此之外,测试功耗等相关约束条件也日益成为实际测试工作必须考虑的因素。本文研究了基于IEEE P1500环的测试包封和基于测试总线的测试访问机制,将量子进化算法引入到层次型SOC的测试结构优化中,并在此基础上加入测试功耗等约束条件,对SOC测试结构优化算法过程中所表现出的特征进行分析,得出参数集与SOC测试时间的关系,获取最优参数,以优化后的参数结果作为算法中的参数初始值,完成数学模型的建立并得到相应的测试集。　　由于测试集中无关位的含量比较高,因此本文首先通过共享广播技术来初步压缩测试集,在此基础上采用交替游程编码方法来进一步压缩测试集,该方法同时考虑测试集游程当中的“0”和“1”,可以显著减少短游程的数量,最后以国际标准片上系统芯片电路ITC’02 SOC Test Benchmark以及ISCAS’89标准电路中的时序电路为实验对象,以减小SOC测试时间和测试数据量为优化目标进行了实验。结果表明,与启发式算法等相比,量子进化算法能够获得较短的测试时间;与其他压缩编码方法如FDR码、Golomb码相比,本文提出的方法获得了更有效的压缩效果。