随着电路规模、复杂度和工作频率不断攀升,半导体工艺进入深亚微米系统时代,片上系统逐渐成为超大规模集成电路发展的主流趋势。So C高速测试占用大量测试带宽,对自动测试设备硬件资源提出了严峻的挑战:一方面,往往需要加载很长的测试集才能达到较高的测试覆盖率,极大地提高了测试数据的存储容量;另一方面,So C测试过程引起触发器翻转活动增加,从而产生大量的测试功耗。因此,开展基于So C低功耗测试的编码压缩技术研究,有助于加快芯片产品的设计开发和工业应用,推动国内集成电路产业发展进程。论文围绕So C低功耗测试和测试数据压缩问题展开研究。具体工作如下:1.分析了So C测试数据压缩和低功耗测试的国内外研究现状;阐述了片上系统测试的基本原理、研究内容和技术挑战;介绍了故障建模、测试向量生成和扫描测试等电路测试技术。2.介绍了两类片上系统低功耗测试方法。在此基础上,论文提出了基于二维汉明距离排序的低功耗测试集预处理方法,涉及无关位二次排序、汉明距离二次排序、测试集二次转置和无关位最小转换填充等步骤,设计了相应的解压结构和有限状态机。最后,针对ISCAS国际标准电路的MINTEST测试集进行了电路验证和实验仿真。实验结果表明,采用低功耗测试集预处理方法后,获得了较高的编码效率和较低的测试功耗。3.介绍了几类测试数据编码方法。在此基础上,针对低功耗测试集,论文提出了基于交替统计游程编码的测试数据压缩方法,给出了ASRL编码规则,实现了动态4m无关位填充算法,设计了相应的解压结构和有限状态机。最后,针对ISCAS国际标准电路的MINTEST测试集进行了电路验证和实验仿真。实验结果表明,ASRL编码方法在压缩效率、测试功耗、测试应用时间和面积开销上均占优势。4.针对低功耗测试集,论文提出了扩展型计数相容模式游程编码的测试数据压缩方法。给出了ECCPRL编码规则、无关位填充方案,针对一个编码实例演示了ECCPRL编码思想。最后,针对ISCAS国际标准电路的MINTEST测试集进行了电路验证和实验仿真。最后,论文分析了片上系统多核并行扫描测试工作中面临的技术挑战,展望了测试硬件开销评估、测试控制器设计、多扫描链结构配置等后续研究工作。