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IPSec(Internet Protocol Security)可以有效的解决网络通信的安全问题，防止非法入侵和攻击。随着网络传输速率不断提高，用传统的软件方式实现IPSec的各项安全功能会使系统的负荷和资源占用率增加，不能满足速度上的要求；虽然目前已有不少IPSec的硬件实现，但是并没有综合考虑速度(吞吐量)、最大工作频率、面积、功率消耗等性能指标的要求。 针对这些问题，本文研究了芯片级的IPSec实现方案即IPSec安全芯片。 第一，论文对IPSec的安全体系进行深入分析，重点研究了IPSec的两个安全通信协议，以及对进入、外出数据包的处理流程。在此基础上。分析了工作模式和安全协议的改进，研究了新的IPSec体系模型，它可以适应用户不同的安全需求和安全参数的变化。设计了基于网卡应用的IPSec安全芯片的整体结构，以及基于FPGA技术的设计验证方案。 第二，论文重点研究了网络传输中消息和身份完整性认证的硬件实现方法。对IPSec支持的单向散列函数SHA-2从扩大消息分组长度、安全散列值计算、变换原始逻辑函数和变换压缩函数逻辑结构进行了改进，改进的SHA-2算法比原算法具有更高的安全性和运算效率，显著提高了IPSec协议的安全强度。同时在单芯片上采用优化操作树、查找表存储常数、缩短关键路径等方法设计实现了SHA-384和SHA-512算法，不仅节省了硬件资源，还满足了不同的安全需求。在Altera EP20K200EFC484-2x芯片上进行了综合仿真验证，给出了综合、仿真的试验结果，证明了设计的正确性和合理性。可以达到的最大处理速度为469.69Mbps，满足了百兆网卡的要求。并且设计实现了与之对应的散列消息认证码HMAC-SHA-35，给出了仿真验证的结果，其最小处理速度为252.48Mbps，在取IP包的最大长度时，处理速度可达到503.98Mbps。 第三，论文在现有散列算法硬件实现优化方法的基础上，综合考虑各个性能指标，分析研究了展开并行化与流水线操作结合、降低数据宽度、输出模块优化和高效加法器PC四种新的优化方法。