随着集成电路技术的飞速发展，作为集成电路核心器件的金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸依从“摩尔定律”不断缩小，已经步入纳米节点。在器件性能不断提升的同时，芯片的功耗却在不断上升，成为限制集成电路技术进一步发展的瓶颈。对于MOSFET器件来说，阻碍其功耗降低的关键因素是器件的亚阈值摆幅(SS)受到热电势的限制存在理论极限，在室温下最小为60mV/dec。隧穿场效应晶体管(Tunnel FET, TFET)由于其特有的带间隧穿(Band to band tunneling，BTBT)导通机制，可以克服传统MOSFET器件的物理极限，被认为是最有潜力用于未来面向超低功耗应用的新型陡峭开关器件之一。然而目前国内外报道的TFET器件的研究结果显示，其还面临诸多技术难点，例如较小的开态电流、缺陷辅助隧穿(TAT)等寄生效应引起的SS退化、双极导通效应限制其逻辑上的应用、缺乏关于TFET器件的精确模型等。　　鉴于此，本论文围绕如何解决这些技术难点和填补研究空白而展开，对基于SOI衬底的新型TFET器件的设计、制备、表征和逻辑应用等进行了实验研究，具体如下:　　1.提出一种使用MOSFET器件的栅致漏极泄漏电流(GIDL)分析提取材料关键隧穿参数的方法。成功提取了Si和不同Ge组分SiGe材料中的关键隧穿参数，并分析了TAT过程的影响，定义和提取了缺陷的等效缺陷能级Et。这一方法可用于对更广泛材料的隧穿参数进行研究，并对TFET器件的性能进行更精确的仿真预测。　　2.在超薄顶层硅SOI(UTB-SOI)衬底上，采用优化的硅化物中离子注入工艺形成陡峭的隧穿结，成功制备了电学性能优异的平面P型TFET器件。其开态电流和亚阂特性较之前文献报道的平面TFET器件的性能都得到了明显提升，器件的电流开关比在Vds=-0.5V时达到了107，开态电流Ion在Vdd=1V时达到了2μA/μm，最小亚阈值摆幅SSmm低至60mV/dec左右。此外，通过对器件进行低温电学特性测试，分析了TFET器件中不同电流形成机制间的竞争关系。最后基于该器件构成了一个TFET基本电流镜电路，测试结果表明其具有很高的镜像系数并展现了良好的输出特性。　　3.在国际上首次全面地测试和分析了TFET器件的电容-电压特性，填补了TFET器件在该方面的实验研究空白。结果显示，TFET器件的电容响应特性由于其独特的P-I-N结构，与传统MOSFET器件的电容特性有很大不同。此外，与之前文献报道的TFET器件电容特性的TCAD仿真结果不同，实验结果发现TFET器件的栅源电容Cgs在较大的|Vg|和|Vds|偏压下随着BTBT的增强会有明显的响应，并使Cgd也相应地减小。这一结果表明TFET器件中的米勒电容Cgd并不像之前理论模拟推测的那样大，其电容模型等需要被重新考虑。　　4.为了抑制TFET器件中的双极导通效应，提出了一种T形结构的TFET器件。实验结果表明，随着漏极隧穿结宽度的减小，TFET器件的双极导通效应得到了明显抑制，其电流开关比在Vds=-0.5V时高达108。此外，对在不同厚度顶层硅SOI衬底上制备的TFET器件的电学性能进行了对比研究，结果表明较薄的顶层硅膜有利于实现更大的隧穿效率，使器件的开态电流与亚阈特性得到提升。　　5.还设计了一种多指栅结构的TFET器件，以抑制双极导通效应。在超薄顶层硅和超薄埋氧层SOI(UTBB-SOI)衬底上，成功制备了N型多指栅TFET器件，结果显示其双极导通电流得到了较好地抑制。此外，还研究了背栅偏压对TFET器件电学性能的影响，实验结果表明，在负的背栅偏压下该N-TFET器件的开态电流和亚阈特性都得到了明显提升，这可能是由于在沟道中形成了电子-空穴双层隧穿所导致的。　　6.结合多指栅结构和硅化物中离子注入技术的优势，设计了一种源极采用硅化物中离子注入形成隧穿结的多指栅TFET器件。在UTB-SOI衬底上成功制备出抑制了双极导通效应的互补N型和P型TFET器件。其中N-TFET器件的电流开关比进一步提高到5×108，室温下测得的SSmin低至40mV/dec。最后，基于抑制了双极导通效应的互补器件，构建了C-TFET反相器。该反相器在Vdd从1.2V至0.2V的偏压下，都可以实现完整的输出逻辑摆幅，并展现了良好的电压增益和噪声容限等特性。