系统芯片(SoC)的可测性设计分为两大类:嵌入式核(Embedded cores)内部测试结构的设计与优化;系统芯片级的测试设计与优化。本文研究的部分扫描算法,就属于嵌入式核内部测试结构设计与优化的范畴。全扫描的可测性设计方法在芯片面积和性能上的开销较大,而部分扫描可以很好地解决这一问题。考虑到伪随机测试向量的特殊性,本文借鉴确定性测试向量生成的部分扫描算法,在内建自测试环境中,提出一种综合结构分析和可测性分析的部分扫描算法,PSBAST,并运用此算法对ISCAS89 benchmark电路进行计算,并对经计算后得到的部分扫描电路进行故障模拟,最后将模拟结果与全扫描电路和一种仅考虑结构因素的部分扫描算法得到的结果进行详细分析和比较,结果表明:对于伪随机测试向量,相对于全扫描电路和由仅考虑结构因素的部分扫描算法得到的电路,本文提出的部分扫描算法得到的电路,能够在不低于全扫描结构故障覆盖率前提下,大幅度减少测试时间,并能降低测试面积开销。本文最后针对一块SoC芯片(Garfield)的具体设计环境,对上述部分扫描算法进行了改进,在该SoC芯片的三个功能模块中实现了部分扫描结构,并对其进行分析和故障模拟,再将得出的实验数据同全扫描电路进行比较,最后得出结论:由最终改进的部分扫描算法得到的部分扫描电路较全扫描电路,不仅芯片的面积开销降低而且性能(运行速度)也有所提高;同时,改进的部分扫描算法实现非常简单和快速,可以满足工程设计需要。