随着21世纪纳米时代的到来，半导体芯片内部的电子元件工艺特征尺寸将缩小至纳米级别，其制造工艺的飞速发展使得单一芯片上晶体管的集成数量大大增加。因此在单一芯片内部集成系统成为可能。片上系统（Systemonchip，SoC）的出现代表了集成电路设计向集成系统设计的发展转变。但是，基于共享总线机制的片上系统无法满足芯片内部众核之间的并行通信需求，同时，长总线也会带来互联延迟以及功耗等问题。因此，在上世纪九十年代末，研究学者借鉴宏观网络思想，提出了一种崭新的芯片内众核之间的通讯架构——片上网络（Networkonchip，NoC）。片上网络通讯架构使用短路径通过多跳传输数据，很好的解决了共享总线所面临的一系列问题。论文介绍了NoC的发展背景，并针对芯片设计中的可靠性问题做出简单阐述，介绍了国内外在NoC可靠性设计方面的研究现状。同时，本论文在NoC可靠性研究中的硬件容错方面做出以下研究：（1）针对关键IP核加固以及容路由器硬件故障的研究。路由器的硬件故障将会导致与其相连的IP核被孤立而不能正常通讯，这将严重影响片上网络芯片的性能，甚至导致芯片的报废。因此本文在片上网络经典2D-mesh拓扑结构基础上提出一种容错机制，使得IP核在本地路由器故障的情况下仍能通过冗余机制与通讯架构互联，实现恢复通信的目的。同时，本方案设计相应的路由算法，并在其中融合了拥塞机制，提高了片上网络的通讯效率。使用QuratusII和OPNET软件对提出的结构进行仿真验证以及网络性能的模拟。（2）针对片上网络通讯架构提出一种高速容错路由器设计方案。片上网络中路由器的故障不仅会导致本地IP核不能正常通信，还会影响其他数据包的正常传输。同时路由器的传输速度直接影响了片上网络的通讯延迟和吞吐量等重要性能指标。因此本文提出一种高速容错路由器设计方案，使用旁路机制可以使得数据包在路由器内部传输时越过部分路由过程从而实现高速传输，同时还可以通过旁路机制实现容错，并针对提出的路由器容错方案改进XY路由算法。最后实验表明本文在添加较少硬件资源开销的情况下，相对与典型路由算法明显提高了网络的性能。