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多维交叉并行级联单奇偶校验(M-CPC-SPC)码在传统的多维并行级联单奇偶校验(M-PC-SPC)码中引入了交叉结构,是一种新的信道纠错编码。通过选择合适的交叉结构,M-CPC-SPC码可以获得较低的错误平层和信噪比收敛门限。本文重点研究了一种基于累加型交叉结构的系统M-CPC-SPC码,称为多维累加交叉并行级联单奇偶校验(M-ACPC-SPC)码。由于交叉结构的引入,传统并行级联码的迭代译码算法不再适用于M-ACPC-SPC码,本文提出了一种基于和积算法的局部MAP迭代译码算法,可有效降低其译码复杂度。仿真结果表明,M-ACPC-SPC码与M-PC-SPC码相比,具有更低的错误平层。当M-CPC-SPC码采用随机构建的非规则交叉结构,且以非系统码形式编码时,构成了非规则非系统M-CPC-SPC码,即IRNS-M-CPC-SPC码。文中对IRNS-M-CPC-SPC码的编码和译码方式作了详细介绍,并给出了当译码运算规模较大时的交叉结构简化方法。仿真结果显示,大量IRNS-M-CPC-SPC码的错误平层要低于相应的M-ACPC-SPC码。IRNS-M-CPC-SPC码与累加器构建串行级联编码,即构成广义交叉乘积累加(GCPA)码,文中利用EXIT图作为研究工具,研究分析了相应交叉结构的信噪比收敛门限。此外,仿真及分析结果表明GCPA码存在错误平层与收敛门限“互换”的现象。最后,本文对二维M-ACPC-SPC码的译码算法进行了FPGA实现,采用VHDL语言在QuartusII 6.0平台上设计了M-ACPC-SPC码的译码器,为M-ACPC-SPC码的实际应用打下了良好的基础。