目前复杂系统对处理器系统在性能、实时性、可靠性方面提出越来越高的综合要求，采用多处理器系统能满足日益提高的要求。在共享PCI /CompactPCI总线多处理器系统中，系统总线既是协同多个微处理器进行并行处理的最关键的系统资源，又是系统性能主要的瓶颈，总线仲裁的目的是为了解决多个处理器结点共享总线资源引起的冲突竞争的问题与合理公平高效地分配总线资源的问题，总线仲裁协议是提高系统性能的重要保障。许多人给出了用于多处理器系统的基于CPLD和FPGA的独立中央资源解决方案，但其中PCI总线仲裁器的设计都是在传统的循环优先级算法上的改进。 基于上述问题，文章首先在深入分析现有仲裁算法的实现原理以及基本缺陷的基础上，针对算法不足，提出一种基于FIFO队列与循环优先级相结合的仲裁算法，克服了传统的循环优先级算法所产生的特权插队问题； 论文工作之二是采用性价比较高的Altera公司的Cyclone系列EP1C3T144C8芯片进行中央资源的实现。采用自顶向下的设计方法，在Altera公司的设计软件quartus‖平台上采用硬件描述语言VHDL对中央资源进行设计和实现。中央资源的设计按功能划分为PCI总线仲裁器、系统时钟和系统复位三部分设计。仿真结果证实了设计的合理性。 论文工作之三构建PCI总线仲裁算法模拟测试平台，在TQD-CYC 1C3 FPGA开发板上进行验证，证实了本文算法的可行性。