随着半导体技术的发展,集成电路芯片以越来越快的速度工作，这对于驱动整个电路工作的时钟信号提出了越来越高的要求。当高频的时钟信号在电路板上传输时,受杂散分布电容、电感等影响,时钟信号畸变、漂移严重影响电路随时钟精确地进行工作，因此，片内时钟倍频器的设计成为必然。而锁相环技术由于其能够获得高稳定度、低相位噪声的高频输出信号，所以往往成为首选。　　由于时钟倍频器性能的优劣影响并决定了整个芯片的最高工作频率和稳定性，所以设计出可靠性高、工作性能优良的锁相环至关重要。因此，本文设计了输出频率为600MHz的高可靠电荷泵锁相环，主要包括以下几个模块：鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、失锁检测电路、分频器。在功能方面，输入频率为50MHz，输出频率为600MHz，从而完成12倍的倍频；在可靠性方面，主要包括电路设计可靠性和版图设计可靠性，针对电荷泵锁相环中的鉴相死区、电荷共享、失锁等电路失效模式以及闩锁效应、金属电迁移、天线效应等版图失效模式进行了有效地提高可靠性设计。　　本论文基于HJTC0.18μm工艺完成了600MHz高可靠CMOS电荷泵锁相环的电路设计，并通过Spectre仿真验证了电路的正确性，然后运用Cadencevirtuoso绘制了版图，并进行了版图设计规则检查（DesignRuleCheck）、电气规则检查（ElectricityRuleCheck）和版图原理图一致性检查（LayoutVersusSchematic），最后进行了版图寄生参数提取（LayoutParasiticExtraction）及后仿真，仿真结果与前仿真符合得较好，从而验证了整体设计满足要求。