随着半导体制造技术的不断进步,处理器的集成度越来越高,速度越来越快,而所需电压越来越低,这些变化却也使得处理器更容易受到高空环境中的高能粒子或者封装材料中的Alpha射线引发的软错误的攻击。另一方面,随着指令级并行技术遇上了性能瓶颈,采用线程级并行技术的片上多核处理器体系架构成为了主流的处理器体系架构。因此,围绕着如何提高片上多核处理器应对软错误的可靠性,片上多核处理器的软错误问题已经成为体系结构可靠性研究中的重要问题。目前提高可靠性的体系结构方法主要有三种：错误校验码,冗余计算和易感性分析技术。这三种方法都已经被用于解决片上多核处理器应对软错误的可靠性问题,但是都有所不足和局限。本文针对当前冗余计算和易感性分析技术中存在的不足与局限展开了研究。当前主流的冗余计算技术存在以下不足：进行软错误检测和恢复的粒度很大,为一个线程的整个生命周期,这样不但不够灵活,而且错误恢复的时候必须重新执行整个线程,代价十分高昂。为了解决这个问题,本文提出了片上多核事务处理器体系架构。片上多核事务处理器以事务为单位进行软错误检测和恢复,可以灵活配置一个事务由多少条指令组成,有效地解决了错误检测和恢复的粒度过大的问题。其次,片上多核事务处理器提供了硬件支持的错误检测和处理器状态恢复。此外,为了减少软错误检测和恢复对处理器运行性能的影响,本文在片上多核事务处理器的基础提出了提前数据传输和预测事务执行两种优化方案,能够有效地减少软错误检测和恢复带来的性能损失。与片上多核处理器的其他部件相比,Cache占据了处理器芯片面积的绝大部分,因而,Cache也受到了最多的软错误攻击。另一方面,Cache是存储层次结构中极其重要的一层。因而,研究片上多核处理器Cache软错误问题是片上多核处理器软错误问题的关键。当前对片上多核处理器Cache的易感性分析仅仅局限于单核处理器Cache和使用MESI一致性协议的片上多核处理器。为了全面分析多种因素对片上多核处理器Cache的软错误易感性的影响,本文修改了现有的Cache易感性分析模型：生命周期模型。使模型能够适用于分析多种Cache一致性协议,并通过实验量化分析了多种因素对片上多核处理器Cache软错误易感性的影响。最终,针对使用MOESI协议的片上多核处理器提出了一种优化方案,在尽量减少性能损失的前提下降低了片上多核处理器Cache的软错误易感性。