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集成电路产业的飞速发展把芯片设计带入了数十亿级晶体管领域,这使得在单个芯片中可以集成更多的处理单元。随着芯片中包含的模块数量的不断增加,以传统的总线架构为基础的片上系统的设计方法已经不能满足多核间的通讯要求,需要研究一种全新的片上多核芯片互连结构——片上网络(Network on Chip, NOC)。NOC为模块间的互联提供了高效、可靠、灵活的通讯架构,成为解决片上系统通信问题的最有潜力的方案之一。本文针对片上网络中的网络拓扑结构与片上路由进行了研究与设计,做了以下工作。本文在综合分析了NOC的研究现状以及相关的基础知识与关键技术的基础之上,提出了使用总线加网络的混合结构作为本文NOC网络拓扑的研究方向,并选择虫洞交换机制与虚通道技术作为片上路由节点的设计思路。本文提出了一种混合结构NOC网络拓扑的自动综合算法。该方法以面积开销作为目标函数,采用最小直角Steiner树作为网络的基本结构,使用分组算法对通讯任务与网络进行分组并生成实际的网络拓扑,再通过插入总线连接以满足某些通讯任务的延迟约束条件。使用C++语言编写了算法程序使其可以根据NOC的布局与通讯任务信息自动生成网络拓扑结构。通过实例的分析验证了算法的正确性,并与其它结构进行比较证明了该算法生成的拓扑结构可以有效减少网络的面积开销与数据的传输延迟。本文使用verilog语言设计了一种应用于混合结构网络拓扑的片上路由节点。根据路由的具体功能与应用情况将其分解为5个功能子模块,并对各子模块与路由整体进行仿真与验证。