随着信息量增长的越来越迅速,DDR (Double Data Rate)芯片的应用也越来越广泛,由于其数据传输速率以及工作频率的逐步提升,又由于DDR基于并行总线结构,导致相邻的总线间更容易互相影响,这使得信号间的时序问题变得越来越严重,所以对DDR系统设计的时序要求也越来越高,越来越严格。本文使用目前广泛应用的EDA工具Cadence、ANSYS以及Sigrity软件分别对实际电路板上的DDR3模块的关键时序参数进行仿真与分析。本文首先阐述了DDR3采用的源同步时钟信号的工作原理,以及DDR3关键时序参数的含义和规范要求,然后通过三种不同的软件对板上DDR3部分的关键参数进行仿真,最后将三种软件仿真结果和实测结果以及业内JEDEC(电子工程设计发展联合协会)标准对比,通过对比三种不同的软件仿真前准备工作、仿真结果和仿真精度,得到三种不同软件进行时序仿真分析的优缺点,可为不同场合以及不同精度要求下进行高速并行总线的仿真和分析提供参考,对以后更高频率的DDR设计有很好的参考借鉴作用。