“十四五”规划提名集成电路,重点攻关碳化硅、氮化镓等宽禁带半导体。相比于Si和Ga As,碳化硅（SiC）材料同时具有宽的禁带（3～3.3e V）、高的击穿电场（2.5～5MV/cm）、高电子漂移速度（2×107cm/s）和高热导率（4.5～4.9W/cm℃）等优势,由SiC制备的器件体积小巧却功能强大。碳化硅外延晶圆是制备碳化硅功率器件的基础,本文采用aixtron最新一代G5 WW设备,基于TCS+C3H8+H2生长体系,对大尺寸、多片式4H-SiC的同质外延生长技术展开了系统研究。主要的研究成果有:1.在C/Si比为1.2时研究了TCS流量对生长速率的影响,TCS流量为340sccm时生长速率达到了24um/h。保持TCS不变情况下发现C/Si下降时生长速率也会下降。接着研究了N2流量和C/Si比对掺杂浓度的影响。本实验通过优化C/Si比、温度场、气体流场等参数来调节均匀性,实现了SiC外延片厚度不均匀性<2%,浓度不均匀性<3%。对表面形貌展开的研究发现在TCS+C3H8+H2的生长体系下即使C/Si为1.3,TCS流量达到340sccm时,表面RMS仅为0.2nm左右,4H-SiC外延层表面形貌良好,没有发现硅滴。最后研究了H2刻蚀温度对衬底划痕的影响,优化刻蚀温度能够消除衬底在CMP阶段引入的划痕。2.建立了三角形缺陷、基面位错的形成机理模型。本文通过光学显微镜、拉曼散射等表征手段,对TCS+C3H8+H2体系下得到的4H-SiC外延晶圆上的各种形貌三角形缺陷的结构、产生机理展开了研究,发现所有的三角形缺陷都是由2D成核引起的,根据生长模式的不同建立了无头部三角形缺陷和倒金字塔型三角形缺陷的形成机理。通过化学腐蚀、光学显微镜、光致发光测量等表征手段,证实了基面位错沿着[1120]方向从衬底延伸到外延层,并建立了成列BPD的形成机理。3.对本文最终得到的4H-SiC外延片进行X-RD检测和拉曼散射,确定本文生长的SiC外延层为均一的4H-SiC晶体;（0004）面的摇摆谱半宽高为21.1859arcsec,证明外延层晶体质量非常好;原子力显微镜测得的表面粗糙度仅为0.228nm,并用3D AFM证明了4H-SiC外延层表面具有原子级的台阶表面。非接触C-V测得的掺杂均匀性为2.78%。使用FTIR膜厚仪、三角形缺陷和二次离子质谱仪共同验证了4H-SiC外延层厚度测量的准确性,针对FTIR测不准的情况,本文通过分析FTIR图谱确定是由SiC外延片掺杂浓度不均匀导致的。使用光致发光测试仪在480nm发光波段下发现了大量的堆垛层错,并观测到堆垛层错在PL谱中的形貌为一个直角三角形。4.以本实验生长的外延片为基础,分别制备650V和1200V碳化硅二极管器件,对外延片的质量进行了验证。在SiC JBS器件制备过程中,重点研究了外延掺杂的不均匀性和三角形缺陷对SiC JBS性能的影响。研究表明:外延层掺杂不均匀性会造成器件性能的离散。三角形缺陷会使器件的反向击穿电压降低40%,泄漏电流增大3个数量级。