随着集成电路工艺技术的升级,芯片的集成度和功率密度越来越高。工艺和性能的不断提升使得芯片物理实现中的二级效应越来越突出。互连延时、串扰噪声、工艺偏差、电压降以及电迁移等效应给集成电路后端物理设计的可靠性带来了巨大的挑战。电压降和电迁移作为芯片物理实现中电源完整性的重要内容,已成为低功耗SOC设计的重要指标。本文主要针对UMC 28nm工艺下的一款低功耗手机基带芯片X1进行芯片级电源完整性分析研究。首先论文阐述了芯片电源完整性基本原理,包括电压降、电迁移、芯片功耗形成原理、芯片电源模型和目标阻抗等基本理论。接着论文针对传统物理设计流程在早期布局规划阶段无法实施电源完整性分析的问题进行研究,提出了早期分析方法:1)通过建立早期直流分析,在布局规划阶段完成了对基带芯片X1中CPU模块底层电源/地线网缺陷的发现与修正,并对顶层电源Bump数量和底层Switch Cell密度进行了评估;2)通过建立早期瞬态分析,完成了早期芯片电源模型CPM生成方法的探究;3)通过对芯片-封装-印刷电路板链路仿真的建立,完成了早期CPM性能的验证。然后论文对基带芯片X1物理设计后期的电源完整性进行了评估:1)通过后期电源完整性分析的基本要素建模,总结了静态电压降、电迁移和动态电压降的分析方法;2)通过后期电源完整性分析,发现电源/地线网设计中的不足之处,改善了设计中的缺陷;3)完成总结后端物理设计过程中经常遇到的后期电源完整性问题实例。最后,论文以基带芯片X1中的CPU模块作为研究对象,对倒装芯片封装工艺下的球形凸点(Bump)摆放策略进行了优化。通过对区域功耗和路径电阻进行提取,建立电源/地线网的等效模型,并结合模拟退火算法进行快速电压降迭代,最后得出电压降最优化下的Bump摆放策略。实验结果表明,在实现高效率的同时,使用模拟退火算法对Bump分布进行优化后,CPU模块的实际最大静态电压降相比优化前降低了8.91%,分布在高电压降区间下的实例个数明显减少,芯片物理设计中的电源完整性进一步得到提高。