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针对SRAM型FPGA ，提出了一种基于动态可重构技术的容错设计方法，根据瞬态错误概率的高低来动态控制系统的冗余程度。在错误率低的时候，系统采用双备份比较（DWC ），具有较低的面积开销和功耗；在错误率高的时候，系统切换到三模冗余（TMR）排除单个错误的影响。采用基于代理逻辑（Proxy LUT）和早期获取部分可重构（EAPR）的设计方法，以ISCAS’85 benchmark电路中的大型代表电路为验证模块，叙述了动态可重构的容错结构的实现过程，并重点验证了动态可重构容错设计方法和其它静态容错方法相比，在