【摘 要】
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设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×40
【机 构】
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东南大学国家专用集成电路系统工程技术研究中心
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设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。
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