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用Verilog语言设计了一种AES加密解密协处理器，并利用Xilinx公司的ISE8．2i软件和spartan-3系列的FPGA对其进行验证和优化。本设计使用了少量的资源达到了比较高的数据吞吐量，形成可重用的AES加密解密协处理器的IP核。
AES协处理器IP核的设计与实现
【摘 要】
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用Verilog语言设计了一种AES加密解密协处理器，并利用Xilinx公司的ISE8．2i软件和spartan-3系列的FPGA对其进行验证和优化。本设计使用了少量的资源达到了比较高的数据吞吐量，形
【机 构】
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西安电子科技大学ISN国家重点实验室
【出 处】
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电子科技
【发表日期】
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2007年7期
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