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论述了适用于AVS解码器的帧内预测模块硬件化设计，提出了一种关键路径更短、占用资源更少的可重构运算单元（PE），利于流水线设计，可以提高运行频率。在参考样本管理方案中采用了一种环形RAM预加载方案，可以有效地提高预测速度。通过在Cyclone ⅡFPGA上进行测试，证明该帧内预测模块可正常工作在100MHz频率下，解码速度提高了19．4％。