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根据DVB—T标准中FEC内码的要求，采用FPGA技术实现了R=1／2，64状态，基4，16电平软判决高速Viterbi译码器。通过将原有基2蝶形运算分裂为基4蝶形运算，构造出4路ACS单元。由4个4路ACS单元构成的基4ACS模块一次可以得到4个状态的两步路径更新，使得译码速度提高了1倍。同时在FPGA设计时进行了减小面积和降低功耗的优化。