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设计了一个用于时钟产生的全数字锁相环(ADPLL),其数控振荡器(DCO)采用9级环形振荡器,每级延迟单元的延迟时间均是可调的,各级倒相器的尺寸经过精确设计。该电路基于SMIC0.13μm CMOS工艺,采用1.2V电源供电,整个芯片的面积为0.13485mm^2。示波器测试结果表明,锁相环的捕获频率范围为100-500MHz,输出频率为202.75MHz时,峰一峰值抖动为133ps,RMS抖动为46ps。