【摘 要】
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DDR3 SDRAM是新一代的内存技术标准，也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本，随着越来越多的SoC系统芯片中集成DDR3接
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DDR3 SDRAM是新一代的内存技术标准，也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本，随着越来越多的SoC系统芯片中集成DDR3接口模块，设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上，设计出DDR3控制器IP软核的整体架构，并使用Verilog HDL语言完成DDR3控制器IP软核。在分析了40nm DDR3 PHY测试芯片的基本性能的基础上，设计DDR3控制器IP软核的接口模块。搭建利用AX
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