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针对VLSI电路规模增大引起的时序特性确定方法精确度低的问题，研究了一种将局部伪路径和全局伪路径的概念引入到改进层次电路时钟模型准确性的新的时序特性分析方法。实验证明，对于规模为几千个逻辑门的基准电路，应用本文方法可以产生具有十分精确的路径延迟的时钟模型，保证了在不采取复杂空间搜索实现电路功能的情况下能得出正确的计算结果，并且除去大多数由于层次设计中模块间连接而产生的伪路径，为得到精确的电路时延提供了依据。