【摘 要】
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设计了一种基于改进常系数乘法器的可配置2D FDCT/IDCT电路结构。通过改变系数的表示方法和共用部分积节省了加法器和寄存器;通过将1D FDCT/IDCT W.H.Chen算法中并行的乘法计
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设计了一种基于改进常系数乘法器的可配置2D FDCT/IDCT电路结构。通过改变系数的表示方法和共用部分积节省了加法器和寄存器;通过将1D FDCT/IDCT W.H.Chen算法中并行的乘法计算转化为分时串行计算,1D FDCT和1D IDCT分别减少了15个和9个乘法器;通过FDCT与IDCT共用常系数乘法器、控制单元及转置RAM,进一步减少了硬件开销。本设计在Altera公司Cyclone EP1C12Q240C8型FPGA芯片上对该设计进行了验证,最高工作频率达149.25 MHz,与采用相同算法
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