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设计了一种适用于多标准视频解码器的存储架构，采用并行多级流水线用以实现AVS，MPEG-2，H．264标准中不同模式的图像预测计算，缓存机制避免了频繁访问外部存储器SDRAM，提高了运动补偿计算性能，减少了计算周期。使用90nm的CMOS工艺库，在135MHz的工作频率下综合，电路规模为45kgate（千门）左右，处理一宏块需要大约520个时钟周期，结果表明该设计满足高清视频处理的要求。