【摘 要】
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现有忆阻器的三值逻辑电路设计中无法级联且无法保存输入输出值,导致面积开销和功耗增加.通过对忆阻器辅助逻辑进行扩展,设计了忆阻器的三值逻辑门,具备三值逻辑的完备性.在此基础上设计实现了三值译码器和三值加法器.使用Spice仿真软件对所设计的电路进行了验证.结果表明:与已有的文献进行比较,所提出的电路面积和功耗有所减少.
【基金项目】
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计算机体系结构国家重点实验室开放课题(CARCH201907),广东省基础与应用基础研究基金(2019A1515110284)。
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现有忆阻器的三值逻辑电路设计中无法级联且无法保存输入输出值,导致面积开销和功耗增加.通过对忆阻器辅助逻辑进行扩展,设计了忆阻器的三值逻辑门,具备三值逻辑的完备性.在此基础上设计实现了三值译码器和三值加法器.使用Spice仿真软件对所设计的电路进行了验证.结果表明:与已有的文献进行比较,所提出的电路面积和功耗有所减少.
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