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利用FPGA PLL实现电火花加工放电状态检测系统时钟提高的方法研究
利用FPGA PLL实现电火花加工放电状态检测系统时钟提高的方法研究
来源 :潍坊学院学报 | 被引量 : 0次 | 上传用户:xhhb925
【摘 要】
:
本文设计在原有设计输入时钟的基础之上,充分利用EP1C3T144C8 FPGA芯片的锁相环PLL提高了微细电火花加工系统状态检测模块中各个脉冲状态计数器的输入时钟频率,使得FPGA系统
【作 者】
:
陈玉宁
崔晶
李勇
周强
【机 构】
:
中国农业大学,清华大学
【出 处】
:
潍坊学院学报
【发表日期】
:
2006年2期
【关键词】
:
电火花加工
击穿延时
锁相环
Micro-EDM
discharging delay
Phase-Locked-Loop
【基金项目】
:
国家863计划项目:2003AA4 04040
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本文设计在原有设计输入时钟的基础之上,充分利用EP1C3T144C8 FPGA芯片的锁相环PLL提高了微细电火花加工系统状态检测模块中各个脉冲状态计数器的输入时钟频率,使得FPGA系统能够有效利用放电击穿延时法进行间隙放电状态判断,为加工系统电极控制部分提供了可靠的保证.
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