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研究了组合逻辑电路和时序电路采集的数据特征,并重点考虑了在没有反馈和带有反馈的两种情况下,对真值表数据表示形式的要求,确立了适合两种电路模型的真值表数据表示形式。分析了逻辑综合过程以及多次数据采集过程中对真值表数据特征的要求,提出了一种真值表数据预处理的方法,即将其排序后交给逻辑综合,经测试表明,这种方式能够较大地提高逻辑综合处理速度。