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围绕降低中科SoC主设备访问共亭内存子系统延迟的目标，从总线模型的角度分析了访存延迟的构成，通过在接口电路中设置操作队列以及在底层采用基于 Open—page的内存控制器等措施，降低了访存平均拒绝率，减少了访存的延迟；对主存子系统建立了M／M／I／N排队模型，用集成测试环境MMSITE分别对优化前后的于系统进行了测试。结果表明，访存延时、单化时间内读写数据总量以及单位时间内完成读写次数等主要性能指标部有较好的改善。