【摘 要】
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为了适应现代FPGA中的可编程逻辑单元日益复杂化的结构,已有的CAD工具中的打包阶段的处理过程预留了很大的灵活性,然而这引起了打包阶段运行时间的显著增长.本文提出一种考虑
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
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为了适应现代FPGA中的可编程逻辑单元日益复杂化的结构,已有的CAD工具中的打包阶段的处理过程预留了很大的灵活性,然而这引起了打包阶段运行时间的显著增长.本文提出一种考虑可编程逻辑单元中共享线网的打包方法 S-AAPack.该方法先记录可编程逻辑单元中与当前打包处理相关的共享线网的信息,然后利用该记录的共享线网信息快速判断出不合法的映射,达到减少整体运行时间的目的.实验结果表明,与最新的VTR7.0相比,S-AAPack使打包阶段在运行时间方面实现了1.83倍的加速,同时不改变其输出结果在时序、面积等方面
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