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串行I／O技术所需的时钟数据恢复（CDR）技术和CDR技术所需的模拟锁相环（PLL）通常会降低电路性能。为此，文中给出了一种基于FPGA的新型全数字串／并转换设计方案。
基于FPGA的SoftSerdes设计与实现
【摘 要】
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串行I／O技术所需的时钟数据恢复（CDR）技术和CDR技术所需的模拟锁相环（PLL）通常会降低电路性能。为此，文中给出了一种基于FPGA的新型全数字串／并转换设计方案。
【机 构】
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西安电子科技大学微电子学院
【出 处】
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电子元器件应用
【发表日期】
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2007年8期
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