新思科技近日宣布采用先进融合技术的创新型IC Compiler II布局布线解决方案已在瞻博网络（Juniper Networks）部署，为瞻博实现了更好的功耗和面积优化。此外，在IC Compiler II布局布线解决方案内执行时，工程变更指令（ECO）周转时间可缩短40 %以上。新思科技Fusion Design Platform的关键组成部分IC Compiler II和先进融合技术通过执行过程中的金牌signoff精确度实现独特的优化能力，从而带来更好的质量结果。采用先进的融合技术的设计大大提高了功耗、时序和电源网格signoff引擎之间的相关性，同时尽量减少设计收敛所需的ECO迭代次数。
　　瞻博网络正在拓展对采用先进融合技术的IC Compiler II的使用，为其由数十亿个晶体管组成的新一代7纳米网络系统级芯片（SoC）设计提供所需的额外功耗和可靠性。为了节约6 %的面积和14 %的功耗，瞻博网络部署了数项IC Compiler II技术，如多位寄存器、低功耗布局、时钟数据同步优化（CCD）和基于网格的时钟树综合等。瞻博网络部署的具体的先进融合（Advanced Fusion）技术包括使设计面积缩小了多达3 %，而且不影响时序的逻辑重构，以及提高可靠性的电源网格增强功能（PGA）。在7纳米流片设计的局部使用了PGA，动态压降改善了22.5 %。瞻博还评估了在有挑战性的设计模块上使用ECOFusion的情况，得出结果的速度提高了43 %，同时还节省了2 %的功耗。
　　瞻博网络ASIC负责人Narayan Subramaniam表示：“芯片是瞻博所有高性能网络产品的核心，这些产品的耗电量往往超过100瓦，因此我们的主要目标是显著降低设计功耗。基于最新IC Compiler II和先进融合技术的部署，帮助我们实现了最佳PPA，降低了面积和功耗，且不影响7纳米流片的时序。此外，“开箱即用”清除signoff时序违例是我们的又一个主要目标，因此期望ECO Fusion有助于进一步缩短得到结果的时间，同时带来更多结果质量的改进。”
　　大约一年前发布的先进融合技术最近得到了提升，包含了更多的優化功能，如为实现最优功耗、性能和面积（PPA）而进行的逻辑重构、IR电压降驱动的布局和优化、基于穷举路径分析（PBA）的PrimeTime时延计算以及signoff精度的ECO。在IC Compiler II环境内使用，先进融合技术带来了无与伦比的结果质量和设计收敛。
　　新思科技芯片设计事业部高级营销总监Sanjay Bali说：“采用先进融合技术的IC Compiler II提供了最好的PPA，同时证明了ECO迭代和周转时间可以减少40 %。瞻博网络是提供先进网络解决方案方面的领导者，他们对采用先进融合技术的IC Compiler II的部署是以更低成本提供对环境更有利的低功耗芯片的关键。”