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一种用于32位CPU的CPL流水线乘加器的设计

来源 :微电子学 | 被引量 : 0次 | 上传用户：asdfzxcvasdf

【摘 要】

：

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化.为解决这个问题,采用互补传输门逻辑(CPL)设计了用于32位CPU

【作 者】

：

赵楠 李树国 羊性滋 

【机 构】

：

清华大学

【出 处】

：

微电子学

【发表日期】

：

2004年6期

【关键词】

：

乘法器 乘加器 互补传输门逻辑 BOOTH算法 中央处理器 Multiplier Multiplier accumulator circuit Compleme 

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综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化.为解决这个问题,采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器,使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段,简化了控制、降低了功耗、节省了面积.

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