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介绍了一种(2,1,6)删余生成的(3,2,6)卷积码的 Viterbi译码器的FPGA实现方法.该译码器基于软判决设计,约束长度为7.在具体实现中采用了全并行的处理方法,提高了译码速率.
一种基于FPGA的Viterbi译码器
【摘 要】
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介绍了一种(2,1,6)删余生成的(3,2,6)卷积码的 Viterbi译码器的FPGA实现方法.该译码器基于软判决设计,约束长度为7.在具体实现中采用了全并行的处理方法,提高了译码速率.
【机 构】
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西安电子科技大学
【出 处】
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现代电子技术
【发表日期】
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2005年3期
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