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提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点，可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路，给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码，最后给出了该电路的具体程序及仿真结果。
基于CPLD的位同步时钟提取电路设计
【摘 要】
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提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点，可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路，给出了采用VerilogH
【机 构】
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西安电子科技大学
【出 处】
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电子元器件应用
【发表日期】
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2006年9期
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