【摘 要】
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随着高性能服务器和超大规模计算机的发展,系统设计者对板上高速互连总线的要求越来越高,如何使芯片间的数据传输延迟更小,提高计算通信比是需要解决的重要问题。论文研究了
【机 构】
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国防科技大学计算机学院,湖南师范大学数学与计算机学院
【基金项目】
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国家自然科学基金资助项目(61003075);湖南师范大学青年基金资助项目(数100636);国家“核高基”重大专项“超高性能CPU新型架构研究”资助项目(2011ZX01028-001-001)
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随着高性能服务器和超大规模计算机的发展,系统设计者对板上高速互连总线的要求越来越高,如何使芯片间的数据传输延迟更小,提高计算通信比是需要解决的重要问题。论文研究了近年来发展迅速的超传输总线和PCI Express总线的链路层的特点,在此基础上提出了一种64位高速总线链路层体系结构,并对其关键技术进行了研究,设计实现了一种能够每时钟周期对16位数据进行加解扰的加解扰器,以及能够纠正链路间最大5个时钟周期延迟偏斜的线间传输延迟偏斜纠正器,功能验证结果表明所提出的设计功能正确。
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