【摘 要】
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本文根据逻辑元件制造厂家所提供的电气参数,建立由互相连结的引脚所构成的结点逻辑网络的电气模型。提出一种求解结点逻辑状态的算法,该算法可以求解网络上的很多结点状态。
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本文根据逻辑元件制造厂家所提供的电气参数,建立由互相连结的引脚所构成的结点逻辑网络的电气模型。提出一种求解结点逻辑状态的算法,该算法可以求解网络上的很多结点状态。并能给出结点的错误信息(致命的故障)及警告信息(可能发生的故障),允许设计者作适当的修改。实质上可看作是对网络的负载检查。对每个结点的噪声安全系数也进行计算和比较,对从事数字逻辑系统的设计具有一定的参考价值。
In this paper, based on the logic parameters of the manufacturers to provide the electrical parameters, the establishment of interconnected by the pin formed by the node logic network electrical model. An algorithm for solving the logic states of nodes is proposed, which can solve many nodes’ states on the network. And can give the node error information (fatal fault) and warning messages (possible failures), allowing the designer to make the appropriate changes. In fact, it can be regarded as a load check on the network. The noise safety factor of each node is also calculated and compared, which is of certain reference value to the design of digital logic system.
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