【摘 要】
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数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。
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数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。
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