高吞吐率XTS-AES加密算法的硬件实现

来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户：skylong5257

【摘要】

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基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时

【作者】

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李子磊刘政林霍文捷邹雪城

【机构】

：

华中科技大学电子科学与技术系

【出处】

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微电子学与计算机

【发表日期】

：

2011年04期

【关键词】

：

高速存储高吞吐率并行全流水结构 XTS-AES加密算法

【基金项目】

：

国家自然科学基金项目(60973034);2007新世纪优秀人才支持计划项目(NCET-07-0328)

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基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52.28%.分析结果表明,该硬件模块完全满足现阶段高速加密存储的需要.

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