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定时计数系统在自动化生产线中有着广泛的用途。本文采用VHDL硬件描述语言,运用自顶向下的设计思想设计了生产线中定时计数系统。文中给出了系统硬件连接图、总体逻辑结构图并进行了逻辑仿真。结果表明,该定时计数系统设计功能正确,结构简单、控制精确。
基于VHDL的生产线定时计数系统设计
【摘 要】
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定时计数系统在自动化生产线中有着广泛的用途。本文采用VHDL硬件描述语言,运用自顶向下的设计思想设计了生产线中定时计数系统。文中给出了系统硬件连接图、总体逻辑结构图
【机 构】
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北京林业大学工学院
【出 处】
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微计算机信息
【发表日期】
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2010年35期
【基金项目】
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北京林业大学大学生科研训练计划项目＂基于CPLD的微型计算机新型接口设计＂（NO：91008）研究成果之一
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