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为了克服目前减速顶质量检测所存在的不足,设计完成减速顶检测系统。采用Altera公司的EP2C20Q240C8N作为主控芯片,并设计完成其他外围硬件电路。同时使用Verilog HDL语言进行程序编写。该系统能够对铁路上的减速顶在不反复拆卸的情况下实现质量检测等功能,减少事故发生,对改进既有检测方式方法具有积极的意义。