【摘 要】
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设计了一个10位50Msample／s流水线ADCIP核。采用SMIC0．25μm1P5M数字CMOS工艺，通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化，使得整个IP核面积仅为0．24mm^2。
【机 构】
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江南大学信息工程学院,中国电子科技集团公司58所,西安电子科技大学微电子学院
【基金项目】
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江苏省自然科学基金资助“系统集成芯片（SOC）中IP模块的设计与验证方法研究”（BK2007026）.
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设计了一个10位50Msample／s流水线ADCIP核。采用SMIC0．25μm1P5M数字CMOS工艺，通过使用运算放大器共享技术、电容逐级缩减技术和对单元电路的优化，使得整个IP核面积仅为0．24mm^2。仿真结果表明，在50MHz采样率、输入信号为2．04MHz正弦信号情况下，该ADC模块具有8．9bit的有效分辨率，最大微分非线性为0．65LSB，最大积分非线性为1．25LSB，而整个模块的功耗仅为16．9mW。
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