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在数字通信系统中，对传输数据的位同步信号提取非常重要。在基于FPGA的数字系统中，通常是设计一个数字锁相环（DPLL）来解决这些问题。文章设计一种新的利用bang-bang鉴相器实现的DPLL．bang—bang鉴相器能直接从接收数据流中提取位时钟信号，且在减少抖动、倍频、时钟恢复和数据同步有很好的优越性。分析了整个数字锁相环在无高斯白噪声环境下的性能，最后绘出了整个锁相环的波形仿真。