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讨论JPEG2000标准中算术编码器的硬件实现问题,提出一种适合静止图像实时处理的FPGA设计,并对其作仿真验证。该设计使用VHDL语言进行描述,并以X ilinx VertexⅡ系列中的xc2v250-6 fg256器件为基础,在ise6.1完成综合,用Modelsim5.7进行后仿真。综合器件最高工作时钟103MHz。分析表明,该设计能满足JPEG2000框架下灰度图静态压缩的实时处理要求。