基于Verilog—XL的传输晶体管逻辑模拟

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随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具.
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