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基于Verilog—XL的传输晶体管逻辑模拟
基于Verilog—XL的传输晶体管逻辑模拟
来源 :半导体技术 | 被引量 : 0次 | 上传用户:bylee
【摘 要】
:
随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系
【作 者】
:
裴志军
国澄明
姚素英
【机 构】
:
天津大学
【出 处】
:
半导体技术
【发表日期】
:
2002年11期
【关键词】
:
Verilog-XL
集成电路
模拟
传输晶体管
硬件描述语言
IC
simulation
pass-transistor
Verilog HDL
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随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具.
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