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本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力载波通信芯片设计中验证,仿真结果表明压缩扫描可测性设计能有效减少测试向量数目,从而减小芯片测试时间。
一种压缩可测性设计的研究实现
【摘 要】
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本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力
【机 构】
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北京工业大学
【出 处】
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中国集成电路
【发表日期】
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2014年10期
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