宏块并行可复用的 H.264帧内解码器的 VLSI结构设计

来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户：zhou1225

【摘要】

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设计通用的宏块并行的H．264帧内解码次序，避免了解码时的数据冲突，进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元，在解码速度提高的同时，尽量避免了资源的开销．通过

【作者】

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兰旭光李兴玉温灏王志刚

【机构】

：

西安交通大学人工智能与机器人研究所

【出处】

：

微电子学与计算机

【发表日期】

：

2014年4期

【关键词】

：

宏块并行帧内解码器大规模集成电路 H 264 Macrobloek parallel Intra prediction VLSI H. 264

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设计通用的宏块并行的H．264帧内解码次序，避免了解码时的数据冲突，进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元，在解码速度提高的同时，尽量避免了资源的开销．通过对设计的并行解码器速度的测试及DC综合的结果，验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性，每个宏块解码平均速度到达了113cycles．

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